Elektronika: Laporan Akhir Modul 3 Percobaan 1

Pada percobaan pertama ini, rangkaian yang kita pakai yaitu counter asyncronous dimana disebut juga Ripple Through Counter atau Counter Serial (Serial Counter), karena output masing-masing flip-flop yang digunakan akan bergulingan (berubah kondisi dan “0” ke “1”) dan sebaliknya secara berurutan atau langkah demi langkah, hal ini disebabkan karena hanya flipflop yang paling ujung saja yang dikendalikan oleh sinyal clock, sedangkan sinyal clock untuk flip-flop lainnya diambilkan dan masing-masing flip-flop sebelumnya.

Pada percobaan ini kita menggunakan rangkaian pada proteus untuk melihat timing diagram dari rangkaian. Kita menggunakan logic state sebagai pengganti clock pada flip flop paling ujung agar kita dapat memperhatikan pergerakan outputnya dan juga menggunakan logic probe H0-H3 sebagai output. Dan pada jurnal dapat kita lihat ketika clcok masih berlogika 0, seluruh output berlogika 0, kemudian ketika clock berlogika 1 output masih berlogika 0 kemudian ketika berlogika 0 lagi output H0 berlogika 1 dan selebihnya masih 0, kemudian berlogika 1 dan H0 masih berlogika 1, kemudian berlogika 0 H0 berlogika 0 dan H1 berlogika 1 sedangkan yang lain masih 0. Dan begitu selajutnya sampai bernilai 15 secara berurutan sesuai yang dapat dilihat pada jurnal.

5. Video Rangkaian[Back]

6. Analisa [Back]

> Analisa output percobaan berdasarkan IC yang digunakan!

Jawab : Pada percobaan ini kita menggunakan sebuah IC yaitu IC 74LS112, dimana ini merupakan sebuah J-K flip flop. Pada percobaan ini IC dirangkai secara asynchronous sehingga output dari percobaan ini berubah secara bergantian, karena input clock dari flip flopnya merupakan output dari flip flop sebelumnya dan hanya flip flop pertama yang langsung ke clock. Oleh karena itu, karena dia 4 biner maka outputnya dari 0 sampai 15 yang outputnya berubah bergiliran.

> Analisa sinyal output yang dikeluarkan J-K flip flop ke 2 dan 3!

Jawab : Seperti yang kita ketahui pada rangkaian ini output J-K flip flop merupakan input dari

J-K flip flop selanjutnya. Sehingga output akan muncul bergiliran. Dari percobaan pada output J-K flip flop yang ke 2 itu nilai konstan terhadap 1. Logikanya lebih pendek dibandingkan J-K flip flop 3 dan juga lebih dahulu mendapatkan logika 1 dari pada J-K flip flop 3. Hal ini sebenarnya terjadi karena input R dan S berlogika 1 sehingga yang memengaruhi output yaitu clock yang kondisinya fall time. Dan kemudian untuk flip - flop selanjutnya menggunakan output flip flop sebelumnya. Perbandingan sinyal outputnya yaitu 4:8, dimana berubah ketika fall time.

Elektronika

Laporan Akhir Modul 3 Percobaan 1

Tidak ada komentar:

Posting Komentar

Laporkan Penyalahgunaan